IBM发布亚1纳米芯片，性能较2纳米节点提升50%

IBM的纳米堆叠架构将近1000亿个晶体管集成到指甲盖大小的芯片上，将摩尔定律推入埃米时代。

IBM发布了半导体行业首项亚1纳米芯片技术，采用垂直堆叠晶体管架构，在指甲盖大小的芯片上集成近1000亿个晶体管——密度几乎是其2纳米节点的两倍。

IBM研究院院长、IBM院士Jay Gambetta表示："这不仅仅是渐进式的改进，而是一次有意义的飞跃，预示着未来的计算将变得更强大，而能耗却不会相应增加。"

根据已公布的技术成果，这一0.7纳米（即7埃米）节点相较于IBM在2021年推出的2纳米节点芯片，性能最高可提升50%，能效最高可提升70%。纳米堆叠架构建立在纳米片技术基础之上——该技术由IBM率先开创，并已成为台积电等代工厂在3纳米和2纳米芯片制造中的行业标准——其创新之处在于将晶体管垂直堆叠，而非在晶圆表面缩小特征尺寸。

这一突破将半导体路线图至少再延长十年，可能拉大竞争对手之间的技术差距——它们仍在二维方向上缩放纳米片晶体管。IBM预计该技术将在五年内实现商业化，十年内实现主流生产，或将对台积电、三星代工和英特尔之间的竞争格局带来重塑。

纳米堆叠设计采用顺序3D集成技术，将两个晶体管（每个晶体管包含三个厚度为5纳米的纳米片，相当于约15排硅原子）键合成一个堆叠单元。该架构允许顶部和底部晶体管采用不同材料分别设计，从而实现在传统平面结构中难以实现的性能和功耗优化。

IBM研究人员通过功能性CMOS逆变器操作并达到预期开关性能，验证了该技术的可行性，相关成果已在2025年IEEE VLSI技术与电路研讨会上展示。在VLSI 2026研讨会上，该公司展示了采用交错沟道设计使SRAM缩放性能提升40%的成果——该设计可缩小位单元高度。Gambetta表示，这一进展对于需要靠近计算资源的高带宽、高效率内存的AI工作负载具有重大意义。

SRAM缩放的突破正解决AI芯片设计中日益严峻的瓶颈问题。Gambetta称，在从3纳米到2纳米的技术代际中，SRAM缩放仅提升了几个百分点，因此40%的提升对于设计严重依赖片上内存以减少数据搬运的AI加速器芯片架构师而言，是一个结构性转变——数据搬运是AI推理过程中最大的能耗来源之一。

IBM硅技术研发副总裁胡明（Huiming Bu）表示，自1959年金属氧化物半导体场效应晶体管问世以来，业界基本上一直在二维方向上缩放晶体管。"这将是我们行业首次能够在垂直方向堆叠和交错排列晶体管，"他说。

该研究工作正在IBM位于纽约州奥尔巴尼的半导体研究设施中进行，IBM及其合作伙伴——包括泛林半导体、东京电子和SCREEN Semiconductor Solutions——正筹备部署ASML Holding NV的高数值孔径极紫外光刻设备。IBM表示，高数值孔径EUV对于未来的逻辑缩放至关重要，在纳米堆叠进入量产之前，也可用于改进纳米片技术。

IBM尚未披露纳米堆叠的商业化合作伙伴，但其正与日本Rapidus公司就2纳米制造展开合作。IBM此前曾将芯片技术授权给三星等合作伙伴，这表明纳米堆叠可能采用类似的授权模式。台积电在IBM的开创性工作之后独立开发了用于其2纳米节点的纳米片晶体管，如今面临开发自有3D堆叠方案以保持竞争力的压力。

对于投资者而言，其影响涉及多个股票标的。IBM的突破可能迫使台积电和英特尔加速各自的亚1纳米路线图，从而可能增加整个行业的研发支出。如果纳米堆叠能够实现预期的50%性能提升，则可能改变超大规模云运营商——亚马逊、微软和谷歌——的采购决策，这些公司每年在AI芯片上的支出高达数百亿美元。IBM本身虽不是商业芯片制造商，但有望通过该架构获得授权收入，不过该公司尚未披露财务条款。

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