IBM发布亚1纳米芯片技术，性能提升50%

IBM研究院已制造出全球首个亚1纳米芯片架构，在一块指甲盖大小的芯片上集成了近一千亿个晶体管，将半导体路线图推入埃米时代。

IBM全新的纳米堆叠架构在0.7纳米节点上打造，相比其2纳米前代产品，性能最高提升50%，能效提升70%——这一飞跃可能重塑AI数据中心的经济格局。

IBM研究院院长兼IBM院士Jay Gambetta表示："这不仅是渐进式的一步，而是一次意义重大的飞跃，它指向一个未来——计算能力大幅提升，而能耗不会相应增加。"

纳米堆叠设计将晶体管垂直堆叠而非并排放置，相比IBM于2021年推出的2纳米节点芯片，晶体管密度几乎翻倍。IBM还展示了SRAM缩放方面40%的改进，这是依赖高带宽、低延迟内存的AI工作负载的关键指标。该架构允许顶部和底部晶体管使用不同材料单独设计，实现了传统平面设计中无法实现的性能和功耗优化。

IBM已不再商业化生产芯片——该公司于2015年将工厂转让给格芯（GlobalFoundries）——但其研发管道历来为整个行业指明方向。IBM率先推出的纳米片技术如今已成为台积电和三星代工厂所有领先3纳米和2纳米芯片的基础。如果纳米堆叠遵循同样的轨迹，它可能影响英伟达、AMD和英特尔未来十年的芯片设计。

纳米堆叠的工作原理

IBM纳米堆叠架构的基本单元由两个堆叠键合的晶体管组成，每个晶体管包含三个纳米片，每个厚度为5纳米——相当于约15排硅原子。通过在垂直维度上交错排列晶体管，IBM有效为芯片缩放增加了第三个维度，而自1959年晶体管发明以来，行业在二维缩放上已基本耗尽潜力。

IBM硅技术研发副总裁Huiming Bu表示："这将是我们的行业首次能够在垂直方向上堆叠和交错排列晶体管。"

这种方法解决了一个根本性问题：传统的晶体管微型化已接近原子极限，而SRAM缩放——即缩小最靠近处理器的存储单元的能力——在3纳米到2纳米代际之间已放缓至仅几个百分点。IBM通过交错沟道位元单元实现的40% SRAM改进，代表了一个几乎停滞的领域取得了阶跃性变化。

AI数据中心的关联性

这一突破的时机恰逢AI基础设施支出迎来转折点。英伟达基于台积电4纳米节点打造的Blackwell GPU，以及即将推出的基于3纳米节点的Rubin平台，都在数据中心面临功耗和散热限制。微软、亚马逊和Alphabet等超大规模云服务商每年在GPU集群上投入数百亿美元，而能源成本已成为扩张的硬约束。

Bu表示："每个人都要求更高的性能，但没有人愿意为电费买单。"

IBM在SRAM方面的改进尤其重要，因为许多AI芯片将大量芯片面积用于片上内存以减少数据移动——这是AI推理中最大的能耗来源之一。更高效率的SRAM设计可以增加缓存容量，减少处理器与外部内存之间传输数据的需求，直接降低AI工作负载的总拥有成本。

商业化之路

IBM提醒称，该技术仍处于研究阶段，最早在亚1纳米节点的应用预计在五年内实现。该公司正与包括日本Rapidus在内的合作伙伴合作推进2纳米制造，并准备在其纽约奥尔巴尼工厂使用ASML的高数值孔径极紫外光刻设备——这是打印纳米堆叠所需的超精密电路图案所必需的设备。

Gambetta拒绝透露具体的商业化合作伙伴，但表示该架构足够通用，可应用于CPU、GPU和移动处理器。Bu表示："十年之内，这将变成我们发明并帮助行业转型的另一个主流技术。"

对投资者而言，问题是纳米堆叠是否会遵循纳米片的发展路径——即IBM的研究成为台积电和三星采用的行业标准——还是仅停留在实验室阶段。IBM股票目前的远期市盈率约为22倍，其估值更多来自软件和咨询业务而非半导体知识产权。纳米堆叠的成功授权管道可能带来新的收入来源，不过该公司尚未披露任何授权协议。

本文仅供参考，不构成投资建议。