Synopsys 驗證首顆 HBM4 IP 測試晶片，達 9.2 Gbps

Synopsys 以 9.2 Gbps 的速度驗證了全球首顆 HBM4 IP 測試晶片，完成與真實 HBM DRAM 的互連驗證，在記憶體介面 IP 競賽中領先 Cadence。

「我們目前正為 HBM 5 技術做準備，該技術將把堆疊高度提升至 24 層，這意味著來回傳輸的資料量將更大。」Synopsys 產品管理總監 Faisal Goriawalla 表示。「當這些訊號之間的間距被壓縮時，就會出現諸如 victim aggressor 情境之類的電氣干擾挑戰。」

該測試晶片驗證涵蓋 PHY、介面架構、訊號傳輸，以及與真實 HBM DRAM 的相容性。多家客戶已採納 Synopsys 的 HBM4 IP 解決方案。HBM4 堆疊 16 顆 DRAM 晶粒，並標誌著向混合鍵合（hybrid bonding）的過渡，即以銅對銅連接取代傳統的微凸塊。

此里程碑使 Synopsys 有機會在 AI 驅動的高頻寬記憶體需求加速之際，搶佔更大的記憶體介面 IP 市場份額。HBM4 轉向客製化邏輯基底晶片與混合鍵合，在整個 AI 加速器供應鏈中創造了新的 IP 商機。

HBM4 相較於前代產品代表了重大的架構轉變。HBM3 在矽中介層上堆疊 12 顆或更多的 DRAM 晶粒，透過間距精密的矽穿孔（TSV）互連，並以微凸塊連接。HBM4 則將堆疊增加至 16 顆 DRAM，並過渡至混合鍵合——一種完全消除焊料凸塊的銅對銅連接方式，可實現更緊密的間距與更高的頻寬。

HBM4 製程過渡至混合鍵合，使得確保每個互連鍵合的品質變得更加重要。「當我們堆疊這些元件時，共面性、翹曲、鍵合製程，以及我們為實現從 C4 凸塊到銅對銅凸塊或晶粒對晶粒連接所做的每一項工作——這些鍵合中的每一個都至關重要。」Modus Test 技術長 Jack Lewis 表示。

HBM4 的客製化邏輯基底晶片開創新的 IP 商機

HBM4 的一大關鍵差異點在於可選擇客製化邏輯基底晶片，取代前幾代由 DRAM 建構的控制器晶片。客製化 HBM 允許 AI 加速器或 GPU 設計者針對特定工作負載優化記憶體堆疊，這對於 AI 訓練與推論尤為重要，因為在這些應用中，效能往往更受頻寬限制而非運算限制。

「客製化 HBM 為 SoC 設計者提供了巨大的靈活性，可依其需求配置邏輯基底晶片。」Goriawalla 表示。「如果您身處資料中心 AI 訓練環境，延遲與吞吐量是極其重要的因素，您可以針對這些目標配置 HBM 控制器。但如果您處於 AI 推論類應用，面積與功耗是更大的考量，那麼您可以以不同的方式配置 HBM 控制器與邏輯。」

客製化 HBM 中的額外邏輯電路意味著有更多機會在基底晶片上使用晶片內監測器（on-die monitors），以協助偵測時序餘裕問題。「我們將 SoC 與 HBM 視為一個系統，因為兩者之間存在交互作用。」proteanTecs 解決方案工程副總裁 Noam Brousard 表示。「來自 HBM 的大量流量可能引發電流湧浪，進而導致電壓驟降。」

測試複雜度隨堆疊高度增加而上升

由於測試程式開發的複雜度，HBM 測試已成為一大瓶頸。「為偵測 TSV、微凸塊與晶粒間介面的缺陷而建立專用故障模型與測試演算法，是一個需要深厚專業知識的精密過程。」Siemens EDA 3DIC DFT 與良率技術啟用經理 Quoc Phan 表示。

HBM 中 DRAM 之間的互連凸塊間距如今已極為緊密——低於 40 微米，其中微凸塊為 20 至 25 微米——使得直接探測微凸塊幾乎不可能實現。工程師日益依賴內建自我測試（BiST）選項、嵌入式監測器與感測器，以及冗餘與修復機制，以確保更高的互連良率。

競爭的賭注極高。HBM 是 3D 堆疊測試、DFT 與可靠性的試金石，SK 海力士、三星與美光為主要的 HBM 製造商。Synopsys 搶先完成 HBM4 IP 驗證，使其在服務這些製造商以及將 HBM 整合進系統的 AI 加速器設計者的 IP 市場中，擁有了先行者優勢。

對投資人而言，問題在於 Synopsys 能否將此技術里程碑轉化為持續的 IP 營收成長。該公司的半導體 IP 業務在記憶體介面 IP 領域直接與 Cadence 競爭，而 HBM4 的複雜度——16 層 DRAM 堆疊、混合鍵合、客製化邏輯基底晶片——為 IP 解決方案創造了更大的潛在市場。隨著 Nvidia、AMD 及其他廠商的 AI 加速器持續突破記憶體頻寬極限，對經驗證 HBM4 IP 的需求預計將在目前的產品週期中持續成長。

本文僅供參考之用，不構成投資建議。