IBM 發表次奈米晶片 較 2nm 製程效能提升 50%

IBM 的奈米堆疊架構在指甲大小的晶片上封裝近一千億顆電晶體，將摩爾定律延伸至埃米時代。

IBM 發表了半導體業界首款次 1 奈米晶片技術，這是一種垂直堆疊的電晶體架構，可在指甲大小的晶粒上封裝近一千億顆電晶體——密度幾乎是其 2nm 製程的兩倍。

IBM 研究院院長暨 IBM 院士 Jay Gambetta 表示：「這不僅是漸進式的進步，更是極具意義的飛躍，指向一個運算能力大幅提升、但能源消耗卻無相應增加的未來。」

根據公布的技術數據，這款 0.7 奈米（即 7 埃米）製程，相較於 IBM 在 2021 年推出的 2nm 製程晶片，效能最高提升 50%，能源效率提升 70%。奈米堆疊架構建立在奈米片技術之上——該技術由 IBM 率先開發，並已成為台積電等其他晶圓代工廠 3nm 與 2nm 晶片的業界標準——其做法是將電晶體垂直堆疊，而非在晶圓表面將特徵尺寸微縮。

這項突破將半導體技術路線圖至少再延伸十年，可能擴大與仍處於二維微縮奈米片電晶體的競爭對手之間的技術差距。IBM 預估該技術將在五年內實現商業採用，十年內進入量產，可能重塑台積電、三星晶圓代工與英特爾之間的競爭態勢。

奈米堆疊設計採用循序式 3D 整合技術，將兩個電晶體——每個包含三片厚度為 5 奈米、相當於約 15 排矽原子的奈米片——結合為一個堆疊單元。此架構允許上下電晶體使用不同材料分別設計，實現傳統平面結構中難以達到的效能與功耗優化。

IBM 研究人員在 2025 年 IEEE VLSI 技術與電路研討會上，透過功能性 CMOS 反相器操作並達到預期的切換效能，證明了該技術的可行性。在 VLSI 2026 研討會上，該公司展示了 SRAM 微縮效能提升 40% 的成果，採用錯位通道設計縮減位元單元高度——Gambetta 表示，此項進展對需要高頻寬、高效能記憶體與運算資源緊密結合的 AI 工作負載而言，可能極具關鍵意義。

SRAM 微縮的這項成果，解決了 AI 晶片設計中日益嚴重的瓶頸。Gambetta 指出，從 3nm 到 2nm 世代，SRAM 微縮僅改善幾個百分點；因此 40% 的進步對設計重度依賴晶片內建記憶體以減少資料搬移的 AI 加速器架構師來說，是一項結構性的轉變——資料搬移正是 AI 推論中最大的能源消耗來源之一。

IBM 矽技術研發副總裁 Huiming Bu 表示，自 1959 年金氧半場效電晶體發明以來，業界基本上一直在二維空間進行電晶體微縮。他說：「這將是我們產業首次能夠在垂直方向上堆疊與錯位排列電晶體。」

這項研究工作正在 IBM 位於紐約州奧爾巴尼的半導體研發設施中進行。該公司及其合作夥伴——包括 Lam Research、Tokyo Electron 與 SCREEN Semiconductor Solutions——正準備部署 ASML Holding NV 的高數值孔徑極紫外光微影設備。IBM 表示，高數值孔徑 EUV 對未來邏輯元件微縮至關重要，在奈米堆疊技術量產前，也可能進一步改善奈米片技術。

IBM 尚未公布奈米堆疊技術的商業化合作夥伴，但該公司正與日本的 Rapidus Corp. 合作 2nm 製造。IBM 過去將其晶片技術授權給三星等合作夥伴的紀錄，暗示奈米堆疊技術可能採取類似模式。而台積電在 IBM 開創性工作之後，獨立為其 2nm 製程開發了奈米片電晶體，如今正面臨壓力，需開發自身的 3D 堆疊解決方案以維持競爭力。

對投資人而言，此發展的影響涵蓋多個股票代碼。IBM 的突破可能迫使台積電與英特爾加速各自的次奈米路線圖，可能導致整個產業的研發支出增加。若奈米堆疊技術能實現預估的 50% 效能提升，則可能改變超大規模雲端運營商——亞馬遜、微軟與 Google——的採購決策，這些業者每年在 AI 晶片上花費數百億美元。IBM 本身雖非商業晶片製造商，但可望從此一架構中獲得授權收入，不過該公司尚未披露相關財務條款。

本文僅供資訊參考，不構成投資建議。