Key Takeaways:
Chip Kirin 2026 của Huawei đạt mật độ bóng bán dẫn tương đương tiến trình 5nm của TSMC nhờ kỹ thuật gấp logic, vượt qua nhu cầu về công nghệ quang khắc EUV tiên tiến.
Chip Kirin 2026 của Huawei đạt mật độ bóng bán dẫn 175,39 triệu trên mỗi milimét vuông — ngang bằng với tiến trình planar 5nm của TSMC — bằng cách phân tách các mạch logic trên hai tấm wafer xếp chồng, qua đó vượt qua rào cản thiết bị quang khắc EUV mà hãng không thể tiếp cận.
"Các hệ thống điện tử trong tương lai nên được định hướng bởi tỷ lệ thời gian (time scaling), chứ không phải tỷ lệ hình học (geometric scaling)," ông Hà Đình Ba (He Tingbo), Chủ tịch mảng kinh doanh bán dẫn của Huawei, viết trong ấn bản V2 của bài báo Định luật Tao được công bố ngày 8/7. Khung lý thuyết này dựa trên 381 con chip được sản xuất trong sáu năm qua.
Kirin 2026 tiêu thụ 59% điện năng so với người tiền nhiệm Kirin 9030 Pro ở cùng hiệu suất, đồng thời giảm điện áp cung cấp 0,2 volt. Mật độ bóng bán dẫn 175,39 triệu/mm² theo tiêu chuẩn ngành nằm ở mức trên của dải 5nm của TSMC từ 138,2 đến 171,3 triệu/mm² — một bước cải tiến trong một lần mà Huawei cho biết theo truyền thống sẽ cần ba năm thu nhỏ hình học.
Bước đột phá này có nguy cơ định hình lại bối cảnh cạnh tranh cho chip điện thoại thông minh và chip AI, có khả năng gây áp lực buộc TSMC và Samsung Foundry phải đẩy nhanh lộ trình xếp chồng 3D của chính họ. Đối với các đối tác trong chuỗi cung ứng của Huawei, bao gồm Tập đoàn Sản xuất Chất bán dẫn Quốc tế (SMIC), điều này xác nhận một con đường thay thế để đạt được hiệu suất chip tiên tiến mà không cần các công cụ quang khắc tiên tiến nhất.
Kỹ thuật gấp logic như một giải pháp cấp hệ thống
Cải tiến cốt lõi, mà Huawei gọi là "gấp logic" (logic folding), phân bổ các thanh ghi và mạch logic trên hai tấm wafer xếp chồng được kết nối bằng các kết nối dọc lai ghép (hybrid bonding vertical interconnects). Không giống như việc xếp chồng DRAM dọc của HBM, gấp logic phân tách các thành phần logic chức năng trên nhiều lớp wafer để có bố cục phân cấp tối ưu. Huawei mô tả cách tiếp cận này giống như chuyển đổi một ngôi nhà một tầng thành một căn nhà hai tầng mà không thay đổi vật liệu xây dựng — không thu nhỏ bóng bán dẫn, không cần quang khắc tiên tiến, chỉ là một sự tái tổ chức các thành phần hiện có.
Kỹ thuật này nhắm vào cái mà Huawei gọi là hằng số thời gian lớp mạch (τ_circuit) trong khung Định luật Tao, khung này phân tách thời gian hệ thống thành bốn hằng số phụ được kết hợp trên các lớp bóng bán dẫn, mạch điện, chip và hệ thống. Bằng cách thay thế các dây dẫn kim loại dài trải dài trên toàn bộ chip bằng các kênh dọc ngắn giữa các lớp, gấp logic làm giảm độ trễ truyền tín hiệu mà không yêu cầu bóng bán dẫn dày đặc hơn.
Huawei nhấn mạnh rằng Kirin 2026 sử dụng một triển khai thận trọng, cho thấy còn nhiều dư địa để tăng mật độ hơn nữa. Công ty dự báo mật độ bóng bán dẫn sẽ đạt 400 triệu/mm² (294,8 triệu/mm² theo tiêu chuẩn ngành) vào năm 2035, với kỹ thuật gấp logic cho phép tần số lõi CPU vượt quá 4 gigahertz.
Từ SoC di động đến trung tâm dữ liệu AI
Các nguyên tắc tỷ lệ thời gian tương tự cũng được mở rộng sang các ứng dụng trung tâm dữ liệu AI, nơi Huawei cho biết hơn 80% năng lượng bị tiêu thụ bởi truyền dữ liệu và hơn 70% chi phí hệ thống dành cho lưu trữ dữ liệu. Việc triển khai trung tâm dữ liệu của công ty sử dụng kiến trúc Bus hợp nhất (Unified Bus), một động cơ quang học gần gói (near-package optical engine) có tên Hi-ONE, và một cấu trúc liên kết đóng gói 3D Folding để nén các hằng số thời gian truyền thông ở cấp hệ thống.
Lộ trình của Huawei cho thấy bộ tăng tốc AI Ascend 990 sẽ giới thiệu kỹ thuật gấp logic sau năm 2030, với tích hợp phần cứng — kết hợp xếp chồng 3D, tích hợp I/O cấp đóng gói và kết nối liên kết cấp hệ thống — dự kiến sẽ tăng trưởng hơn 100 lần vào năm 2035. Dòng thời gian cho thấy Huawei đang định vị phương pháp mở rộng thay thế của mình để thách thức sự thống trị của Nvidia tại thị trường chip AI Trung Quốc, nơi các biện pháp kiểm soát xuất khẩu đã hạn chế quyền tiếp cận các sản phẩm tiên tiến nhất của Nvidia.
Bài báo Định luật Tao thừa nhận những thách thức mở đáng kể, bao gồm việc thiếu hỗ trợ chuỗi công cụ EDA bản địa và sự biến thiên quy trình từ việc gắn kết wafer giữa các lô sản xuất khác nhau. "Nhiều câu hỏi mở vẫn còn tồn tại, và không một tổ chức đơn lẻ nào có thể giải quyết chúng một mình," ông Hà viết, coi bài báo như "một báo cáo thực địa và một lời mời" cho sự tham gia rộng rãi hơn của ngành.
Đối với các nhà đầu tư, hàm ý có cả hai mặt. TSMC, đang giao dịch ở mức 18 lần thu nhập dự phóng, phải đối mặt với nguy cơ xói mòn dài hạn mức định giá cao cấp cho tiến trình của mình nếu phương pháp mở rộng thay thế của Huawei được ngành công nghiệp áp dụng. Nvidia, ở mức 35 lần thu nhập dự phóng, có thể chứng kiến thị phần doanh thu tại Trung Quốc bị thu hẹp hơn nữa khi Huawei phát triển các bộ tăng tốc AI cạnh tranh. Tuy nhiên, rủi ro ngắn hạn vẫn còn hạn chế — gấp logic đòi hỏi tỷ lệ đậu của kết nối lai ghép và hỗ trợ công cụ EDA mà Huawei vẫn chưa chứng minh đầy đủ ở quy mô lớn.
Bài viết này chỉ nhằm mục đích cung cấp thông tin và không cấu thành lời khuyên đầu tư.
