TSMC, 2028년 CoPoS 양산 목표… NVIDIA Feynman 칩이 첫 적용 유력

TSMC의 CoPoS 고급 패키징 기술이 2028년 하반기 양산을 목표로 하며, 표준 레티클 한계의 9.5배를 초과하는 AI 칩 패키징의 경제성 문제를 해결하는 데 초점을 맞추고 있다고 분석가 밍치궈의 연구 보고서가 밝혔다.

"CoPoS는 초대형 AI 칩 패키징의 양산 경제성을 개선하기 위해 설계되었습니다"라고 궈는 보고서에서 말했다. 이 기술은 ABF 적층층 사이에 유리 코어를 삽입한 3층 유리 코어 기판을 사용하며, 유리 관통 비아 제조, 구리 충전 및 금속화가 핵심 공정 단계다.

생산에 사용되는 유리 패널은 510 x 511mm 크기로, 이후 개별 유리 코어 기판으로 절단된다. 궈는 CoPoS의 유리가 인터포저(interposer) 역할을 하지 않으며, ABF를 대체하지 않고(두 소재가 스택 내에서 공존), 칩이 유리 위가 아닌 ABF 적층층 표면에 부착된다는 세 가지 일반적인 오해를 구체적으로 언급했다.

NVIDIA의 차세대 Feynman 아키텍처는 CoPoS의 첫 번째 도입처가 될 가능성이 높으며, 이는 이미 TSMC를 NVIDIA AI 가속기의 유일한 제조사로 만든 파트너십을 확장하는 것이다. 이 시점은 Feynman의 계획된 출시 시기와 일치하지만, NVIDIA는 해당 칩의 패키징 사양을 공식적으로 확인하지 않았다.

CoPoS 대 기존 패키징 로드맵

TSMC는 현재의 CoWoS 및 SoIC 플랫폼을 각각 연평균 80% 및 90% 성장률로 확장 중이며, 이는 최근 테크놀로지 심포지엄에서 공개한 내용이다. TSMC는 대만 전역에 11개의 고급 패키징 시설을 운영하고 있으며, 여기에는 치아이(Chiayi)의 AP7 현장(가장 큰 SoIC 캠퍼스가 될 것으로 예상)과 2026년 말까지 월 4만 장 이상의 CoWoS 생산능력을 갖출 수 있는 전환형 LCD 공장인 AP8이 포함된다.

CoPoS는 가장 까다로운 AI 워크로드를 위한 유리 기반 기판에 대한 장기적인 베팅을 의미한다. CoWoS가 현재 AI 프로세서의 업계 표준으로 남아 있지만, 다이가 500제곱mm를 초과함에 따라 칩 설계가 단일 레티클 한계를 넘어서고 있으며, TSMC 데이터에 따르면 이 범주의 출하량은 2022년에서 2026년 사이에 6배 성장할 것으로 예상된다.

궈는 TSMC의 고급 패키징 경쟁 우위가 최소 2032년까지 지속될 것으로 예상하며, 이는 N2 및 A14 공정 노드와 함께 CoPoS를 확장할 시간을 회사에 제공한다. TSMC는 첫해에 5개 팹 단계에서 N2 생산을 늘리고 있으며, 2028년까지 N2 및 A16의 연간 생산능력을 70% 증가시키는 것을 목표로 하고 있다.

투자자에게 CoPoS 로드맵은 패키징 시장의 최첨단에서 TSMC의 가격 결정력과 고객 고착성을 강화한다. 2025년 TSMC 매출의 약 15~20%를 차지한 것으로 추정되는 NVIDIA는 자사의 최고 마진 제품을 위한 전용 패키징 경로를 확보하게 된다. TSMC는 선행 주가수익비율(PER) 약 18배에 거래되고 있으며, 이는 삼성전자 대비 프리미엄이지만 ASML 대비 할인된 수준으로, 시장이 인텔 파운드리와 삼성 파운드리가 격차를 좁히려는 가운데 TSMC의 패키징 지배력이 마진 확대를 지속할 것이라는 기대를 반영한다.

본 문서는 정보 제공 목적으로만 작성되었으며 투자 조언을 구성하지 않습니다.