핵심 요약:
- 화웨이의 Kirin 2026 칩은 175.39 MTr/mm²의 트랜지스터 밀도를 달성, TSMC 5nm 공정과 동일한 성능
- 로직 폴딩은 두 개의 적층 웨이퍼에 걸쳐 회로를 분할, 이전 세대 대비 전력 소비를 59%로 감소
- 타오의 법칙 프레임워크는 2035년까지 트랜지스터 밀도가 400 MTr/mm²에 도달할 것으로 전망, AI 데이터센터 칩으로 확장
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화웨이 타오의 법칙, Kirin 2026 칩으로 5nm 밀도 달성
화웨이의 Kirin 2026 칩이 로직 폴딩 기술을 통해 TSMC 5nm 트랜지스터 밀도를 구현, 첨단 EUV 리소그래피 없이도 성능을 달성했다.
화웨이의 Kirin 2026 칩은 두 개의 적층 웨이퍼에 걸쳐 로직 회로를 분할함으로써 평방밀리미터당 1억 7539만 개의 트랜지스터 밀도를 달성했다. 이는 TSMC의 5nm 평면 공정과 동등한 수준으로, 화웨이가 접근할 수 없는 EUV 리소그래피 장비 없이 구현한 성과다.
"미래 전자 시스템은 기하학적 스케일링이 아닌 시간 스케일링에 의해 주도되어야 합니다,"라고 화웨이 반도체 사업부 총재 허팅보가 7월 8일 발간된 타오의 법칙(Tao's Law) 논문 V2판에서 밝혔다. 이 프레임워크는 6년에 걸쳐 생산된 381개의 칩을 기반으로 한다.
Kirin 2026은 동일한 성능 기준에서 이전 세대인 Kirin 9030 Pro 대비 전력 소비가 59%에 불과하며, 공급 전압은 0.2볼트 낮췄다. 업계 표준 기준 175.39 MTr/mm²의 트랜지스터 밀도는 TSMC 5nm 범위(138.2~171.3 MTr/mm²)의 상한선에 위치한다. 화웨이는 이 같은 단일 세대 개선이 전통적으로 3년의 기하학적 스케일링이 필요했던 수준이라고 설명했다.
이번 돌파구는 스마트폰 및 AI 칩의 경쟁 구도를 재편할 잠재력을 지니며, TSMC와 삼성 파운드리로 하여금 자체 3D 스태킹 로드맵을 가속화하도록 압박할 수 있다. 중신국제(반도체 매뉴팩처링 인터내셔널 코퍼레이션)를 포함한 화웨이의 공급망 파트너에게 이는 최첨단 리소그래피 장비 없이도 고급 칩 성능을 달성할 수 있는 대체 경로를 입증한 사례다.
시스템 수준의 솔루션, 로직 폴딩
화웨이가 '로직 폴딩'이라 명명한 핵심 혁신은 레지스터와 로직 회로를 두 개의 적층 웨이퍼에 분산 배치하고, 이를 하이브리드 본딩 수직 연결로 접속하는 기술이다. HBM의 수직 DRAM 적층과 달리, 로직 폴딩은 기능적 로직 구성 요소를 여러 웨이퍼 층에 분산시켜 최적화된 계층적 배치를 구현한다. 화웨이는 이 접근법을 건축 자재를 바꾸지 않고 단층 주택을 2층 복층으로 전환하는 것에 비유했다. 즉, 트랜지스터 축소나 첨단 리소그래피 없이 기존 구성 요소의 재조직만으로 성능을 향상시킨다는 설명이다.
이 기술은 타오의 법칙 프레임워크 내에서 화웨이가 회로층 시상수(τ_circuit)라고 부르는 것을 목표로 한다. 이 프레임워크는 시스템 타이밍을 트랜지스터, 회로, 칩, 시스템의 네 가지 결합된 하위 상수로 분해한다. 칩 전체에 걸쳐 있는 긴 금속 배선을 층간 짧은 수직 채널로 대체함으로써, 로직 폴딩은 더 조밀한 트랜지스터 없이도 신호 전달 지연을 줄인다.
화웨이는 Kirin 2026이 보수적인 구현 방식을 사용했다고 강조하며, 추가적인 밀도 향상 여지가 상당하다고 밝혔다. 회사는 2035년까지 트랜지스터 밀도가 400 MTr/mm²(업계 표준 기준 294.8 MTr/mm²)에 도달하고, 로직 폴딩을 통해 CPU 코어 주파수가 4GHz를 초과할 것으로 전망했다.
모바일 SoC에서 AI 데이터센터로
동일한 시간 스케일링 원리는 AI 데이터센터 애플리케이션으로도 확장된다. 화웨이에 따르면, 데이터센터에서 에너지의 80% 이상이 데이터 전송에 소비되며, 시스템 비용의 70% 이상이 데이터 저장에 사용된다. 화웨이의 데이터센터 구현은 유나이티드 버스(Unified Bus) 아키텍처, Hi-ONE이라는 근패키지 광학 엔진, 그리고 3D 폴딩 패키징 토폴로지를 채택해 시스템 수준에서 통신 시간 상수를 압축한다.
화웨이의 로드맵에 따르면, Ascend 990 AI 가속기는 2030년 이후에 로직 폴딩을 도입할 예정이다. 3D 스태킹, 패키징 수준 I/O 통합, 시스템 수준 상호 연결을 결합한 하드웨어 통합은 2035년까지 100배 이상 성장할 것으로 예상된다. 이 일정은 화웨이가 미국의 수출 통제로 인해 엔비디아의 최첨단 제품 접근이 이미 제한된 중국 AI 칩 시장에서, 대체 스케일링 방법론을 통해 엔비디아의 지배력에 도전하려는 포석임을 시사한다.
타오의 법칙 논문은 네이티브 EDA 툴체인 지원 부족과 서로 다른 배치 간 웨이퍼 본딩으로 인한 공정 변동 등 상당한 미해결 과제를 인정하고 있다. "많은 미해결 질문이 남아 있으며, 어떤 단일 조직도 이를 단독으로 해결할 수 없습니다,"라고 허팅보는 밝혔다. 그는 이 논문을 더 넓은 업계 참여를 위한 "현장 보고서이자 초대장"으로 규정했다.
투자자에게 이번 사태의 영향은 양방향으로 작용한다. 선행 주가수익비율 18배에 거래되는 TSMC는 화웨이의 대체 스케일링 방법론이 업계에 채택될 경우, 장기적으로 공정 노드 프리미엄이 잠식될 위험에 직면한다. 선행 주가수익비율 35배인 엔비디아는 화웨이가 경쟁력 있는 AI 가속기를 개발함에 따라 중국 내 매출 점유율이 더욱 축소될 수 있다. 그러나 단기적 위험은 제한적이다. 로직 폴딩은 화웨이가 아직 대규모로 완전히 입증하지 못한 하이브리드 본딩 수율과 EDA 툴 지원을 필요로 하기 때문이다.
본 문서는 정보 제공 목적으로만 작성되었으며, 투자 조언을 구성하지 않습니다.
