Points clés :
La puce Kirin 2026 de Huawei égalise la densité de transistors du 5 nm de TSMC grâce au pliage logique, contournant le besoin de lithographie EUV avancée.
La puce Kirin 2026 de Huawei atteint une densité de transistors de 175,39 millions par millimètre carré — égalant le procédé planaire 5 nm de TSMC — en répartissant les circuits logiques sur deux plaquettes empilées, contournant ainsi les équipements de lithographie EUV auxquels elle n'a pas accès.
« Les futurs systèmes électroniques devraient être guidés par une mise à l'échelle temporelle, et non géométrique », a écrit He Tingbo, président de l'activité semi-conducteurs de Huawei, dans la deuxième édition du document sur la loi de Tao publiée le 8 juillet. Ce cadre repose sur 381 puces produites sur six ans.
Le Kirin 2026 consomme 59 % de l'énergie de son prédécesseur, le Kirin 9030 Pro, à performances équivalentes, tout en réduisant la tension d'alimentation de 0,2 volt. Sa densité de transistors de 175,39 MTr/mm² selon la norme industrielle se situe dans la limite supérieure de la plage 5 nm de TSMC, comprise entre 138,2 et 171,3 MTr/mm² — une amélioration en une seule itération que Huawei indique nécessiterait traditionnellement trois années de mise à l'échelle géométrique.
Cette avancée menace de remodeler le paysage concurrentiel des puces pour smartphones et pour l'IA, exerçant potentiellement une pression sur TSMC et Samsung Foundry pour qu'ils accélèrent leurs propres feuilles de route en matière d'empilement 3D. Pour les partenaires de la chaîne d'approvisionnement de Huawei, dont Semiconductor Manufacturing International Corp., elle valide une voie alternative vers des performances de puces avancées sans outils de lithographie de pointe.
Le pliage logique comme solution au niveau système
L'innovation centrale, que Huawei appelle « pliage logique », distribue les registres et les circuits logiques sur deux plaquettes empilées reliées par des interconnexions verticales à liaison hybride. Contrairement à l'empilement vertical de DRAM du HBM, le pliage logique divise les composants logiques fonctionnels sur plusieurs couches de plaquettes pour une disposition hiérarchique optimisée. Huawei décrit l'approche comme la transformation d'une maison individuelle en un duplex de deux étages sans changer les matériaux de construction — pas de réduction des transistors, pas de lithographie avancée, simplement une réorganisation des composants existants.
La technique cible ce que Huawei appelle la constante de temps au niveau du circuit (τ_circuit) dans son cadre de la loi de Tao, qui décompose la synchronisation système en quatre sous-constantes couplées aux niveaux transistor, circuit, puce et système. En remplaçant les longues traces métalliques traversant une puce par de courts canaux verticaux entre les couches, le pliage logique réduit les délais de propagation du signal sans nécessiter de transistors plus denses.
Huawei a souligné que le Kirin 2026 utilise une implémentation conservative, suggérant une marge significative pour de nouveaux gains de densité. L'entreprise projette une densité de transistors atteignant 400 MTr/mm² (294,8 MTr/mm² selon la norme industrielle) d'ici 2035, le pliage logique permettant des fréquences de cœurs de CPU dépassant 4 gigahertz.
Des SoC mobiles aux centres de données IA
Les mêmes principes de mise à l'échelle temporelle s'étendent aux applications des centres de données IA, où Huawei indique que plus de 80 % de l'énergie est consommée par le transfert de données et plus de 70 % du coût système va au stockage des données. L'implémentation de l'entreprise pour les centres de données utilise une architecture de bus unifié, un moteur optique proche du boîtier appelé Hi-ONE, et une topologie d'encapsulation 3D Folding pour compresser les constantes de temps de communication au niveau système.
La feuille de route de Huawei montre que l'accélérateur IA Ascend 990 introduira le pliage logique après 2030, avec une intégration matérielle — combinant empilement 3D, intégration E/S au niveau de l'encapsulation et interconnexion au niveau système — devant croître de plus de 100 fois d'ici 2035. Ce calendrier suggère que Huawei positionne sa méthodologie de mise à l'échelle alternative pour défier la domination de Nvidia sur le marché chinois des puces IA, où les contrôles à l'exportation ont déjà restreint l'accès aux produits les plus avancés de Nvidia.
Le document sur la loi de Tao reconnaît d'importants défis ouverts, notamment l'absence de support natif de chaîne d'outils EDA et la variation des procédés due à la liaison des plaquettes entre différents lots. « De nombreuses questions ouvertes demeurent, et aucune organisation ne peut les résoudre seule », a écrit He, présentant le document comme « un rapport de terrain et une invitation » à une participation plus large de l'industrie.
Pour les investisseurs, les implications sont à double tranchant. TSMC, qui se négocie à 18 fois les bénéfices à terme, fait face à une érosion potentielle à long terme de sa prime de procédé si la méthodologie de mise à l'échelle alternative de Huawei gagne en adoption industrielle. Nvidia, à 35 fois les bénéfices à terme, pourrait voir sa part de revenus en Chine encore se comprimer à mesure que Huawei développe des accélérateurs IA compétitifs. Mais le risque à court terme reste limité — le pliage logique nécessite des taux de rendement de liaison hybride et un support d'outils EDA que Huawei n'a pas encore démontrés pleinement à grande échelle.
Cet article est fourni à titre informatif uniquement et ne constitue pas un conseil en investissement.
